为简化和加速复杂IC的开发，Cadence 设计系统公司推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助系统级芯片 (SoC) 开发者加速时序收敛，将芯片设计快速转化为可制造的产品。Tempus 时序签收解决方案代表了时序签收工具的一种新方法，它不仅使客户压缩时序签收收敛与分析的时间，实现更快流片（tape out），同时又能减少不必要的对时序分析结果的悲观，降低设计的面积和功耗。
“Cadence的使命就是帮客户打造伟大和成功的产品，” Cadence公司总裁兼首席执行官陈立武表示。“在当今复杂的系统级芯片上，能及时实现设计收敛从而抓住上市时机是一项重大的挑战。为了应对这项挑战，我们与客户及行业合作伙伴紧密合作，共同开发出了Tempus时序签收解决方案。”
Tempus时序签收解决方案中推出的新功能有：
市场上第一款大型分布式并行时序分析引擎，它可以扩展到使用多达数百个CPU。
并行架构使得Tempus时序签收解决方案能分析含数亿实例的设计，同时又不会降低准确性。
新的基于路径式分析引擎，利用多核处理，可以减少对时序分析结果的悲观。利用其性能上的优势，Tempus时序签收解决方案对基于路径式分析的使用可以比其他的解决方案更为广泛。
多模多角 (MMMC) 分析和考虑物理layout的时序收敛，采用多线程和分布式并行时序分析。
Tempus时序签收解决方案的先进功能能够处理包含了数亿单元实例的设计，同时又不会降低准确性。客户初步使用结果显示，Tempus时序签收解决方案能在数天时间内即在一个设计上实现时序收敛，而传统的流程在同一设计上可能要耗费数周的时间。
“目前，花费在时序收敛与签收上的时间接近整个设计实现流程时间的40%。复杂设计对实现时序收敛提出了更高的要求，传统的签收流程却没有能跟上这种需求的步伐。”Cadence主管芯片实现部门芯片签收与验证业务的公司副总裁Anirudh Devgan表示，“Tempus时序签收解决方案利用了多处理和ECO特性，比传统流程更快达到签收，是时序签收工具在创新和性能方面取得的重大进步。”
“我们很高兴看到Cadence在静态时序分析（STA）领域取得了新的进展，” 德州仪器处理器开发总监Sanjive Agarwala表示。“在我们转向更先进的制程节点后，时序收敛变得更加困难。所幸的是，Cadence迎难而上，提供了新的技术来解决这些复杂的设计收敛问题。”
上市计划
Tempus时序签收解决方案预计在2013年第3季度上市。Cadence计划在2013年6月3日-5日在德克萨斯州奥斯汀举办的设计自动化大会DAC上演示这一工具的先进功能。
